Digital Logic 개발- 12~15년/분당R&D

사용 기술

Verilog C C++ C# Python VHDL FPGA TCP/IP ASIC Perl

주요업무

ㆍSoc 개발
ㆍDigital IP 개발
ㆍVerilog RTL coding and simulation
ㆍLogic Synthesis/STA
ㆍSystem Verilog/UVM을 이용한 Verification
ㆍFunctional Safety Logic Insertion
ㆍDFT

자격요건

ㆍ경력 12~15년

우대사항

-

마감일 및 근무지

• 마감일 : ~2025-03-07
• 근무지
- 경기 성남시 중원구 양현로405번길 4-11 유아이빌딩 3층

경기 성남시 중원구 양현로405번길 4-11 유아이빌딩 3층