SoC RTL Design Engineer

사용 기술

C C++ Python Verilog

주요업무

[부서 업무 소개]
보스반도체의 SoC 설계팀은 자율주행 SoC를 비롯한 여러 SoC 제품의 설계를 진행하고 있습니다. 
3rd party IP 및 각종 in-house IP를 이용해 기능 뿐 아니라, PPA(Power, Performance, Area)에서 최고의 경쟁력을 가질 수 있도록 SoC 아키텍처 설계 및 구현을 진행하고 있으며, 빠른 시간내에 버그 없는 IP, block, SoC 설계를 위해 많은 설계 과정을 자동화하고 있습니다. 현재 업계에서 사용되고 있는 가장 높은 수준의 state-of-art 기술을 채택하여 설계를 진행하고 있습니다.

 [주요 업무]
IP/서브시스템 설계 및 Full chip 통합
ㆍSoC 아키텍처 설계
- 버스 아키텍처 설계, 시스템 아키텍처 설계, 시스템 분석

ㆍFull chip SoC 설계
- Full chip 및 서브블록 통합
- Full chip 레벨 프론트엔드 작업(Lint, CDC, Formality, SDC 스크립트 작성 포함)

ㆍIP 및 서브시스템 설계
- PCIe, MIPI CSI/DSI, USB, Ethernet과 같은 고속 인터페이스 설계
- CPU, GPU, NPU, DSP, 디버거, 인터럽트 컨트롤러, MMU, 캐시, 버스 인터커넥트 등 프로세서 서브시스템 설계
- Clock controller, Power controller, System monitors, OTP controller와 같은 시스템 IP 설계

자격요건

ㆍ학력 : 대졸이상
ㆍ학사 이상의 학위 소지하신 분
ㆍ주요 업무 상 설계 분야에서 2년 이상의 근무 경험이 있으신 분
ㆍVerilog 또는 System Verilog를 활용한 기본 RTL 설계 지식
ㆍEDA 툴 사용 경험
ㆍP/Subsystem/Block 설계 경력
ㆍ해외여행에 결격 사유가 없으신 분

우대사항

ㆍ자동차용 반도체 칩 설계 경력
ㆍFull chip 설계 경력
ㆍC, C , Python, Tcl 언어 사용 경험
ㆍ비즈니스 영어 의사소통 능력을 보유하신 분

마감일 및 근무지

• 마감일 : ~2025-02-19
• 근무지
- 경기 성남시 분당구 판교로255번길 24, 3층

ㆍ서류전형 ＞ 면접전형(1/2차) ＞ Reference Check ＞ 입사 Offer ＞ 채용 건진 ＞ 입사
ㆍ면접일정은 추후 통보됩니다.