Std Cell & SRAM 디자인 엔지니어

사용 기술

Verilog Circuit design Perl Python

주요업무

□ 부서 업무
보스 반도체가 개발하는 제품을 보다 경쟁력 있고 차별화하기 위해서 파운드리에서 제공하는 Library IP (SRAM Compiler and Standard Logic Cell) 보다 PPA (Performance, Power, Area) 가 향상된 Customized Library IP를 개발하고 이를 Design Kit으로 제공하는 업무를 합니다.

□ 주요 업무
• 파운드리에서 제공한 PDK (Process Design Kit)를 이해하고 다른 공정과 비교 분석하는 업무
• SOC에서 필요한 embedded SRAM 및 Logic Cell을 Circuit/Layout Design 하는 업무
• Hspice Simulation으로 성능을 검증하고 Timing과 Power를 Characterize 하는 업무
• Verilog, Liberty, Lef, gds/cdl 등의 Design Kit를 제작하고 고객에게 제공하는 업무
• 새로운 기능의 SRAM 및 Logic Cell을 Architecture 팀과 정의하고 새로 개발하는 업무

자격요건

□ 자격 요건
• Transistor Level 설계 Tool 사용 가능하신 분 (Cadence Virtuoso or Synopsys Custom Compiler, HSPICE/Spectre, DRC/LVS/starRC)
• 전자 공학 및 유관분야 학사 및 석/박사 학력
• 원활한 커뮤니케이션 능력을 보유하신 분
• 해외 출장이 가능하신 분

우대사항

□ 우대 사항
• 파운드리가 제공하는 Standard Cell 또는 SRAM Compiler를 개발해 보신 분
• 7nm, 5nm, 4nm 등 최신 파운드리 공정을 사용하여 Transistor Level로 설계해 보신 분
• 설계 자동화를 위해 TCL, Perl, Python 등 Script 제작 가능하신 분

마감일 및 근무지

• 마감일 : ~2025-02-19
• 근무지
- 경기 성남시 분당구 판교로255번길 24, 3층

1. 서류 심사: 이력서 외 서류 + 전화 스크리닝
2. 1차 대면 면접: 인성 면접 + 직무 면접 (본인 소개 발표 + 팀 면접) + 코딩 테스트 (SW팀에 한함)
3. 2차 면접: 화상/대면 중 선택
4. 결과 발표 및 입사 서류 안내
5. 입사 OT