[Memory Controller] RTL Design Engineer

사용 기술

Verilog C Python C++

주요업무

• 차세대 Memory Controller 설계 및 검증
• Memory Controller Performance 분석 및 개선
• 기능 안전 관리 인증 (ISO 26262)
• Customer Project 담당 (Customization Feature 설계 및 지원)
• UVM 기반 IP 검증 환경 개발 및 검증

자격요건

• 경력: 4년 이상의 RTL 설계 경험 (Verilog or System Verilog)
• 해외 여행에 결격 사유가 없으신 분

[필요 스킬]
• Digital Design Concept에 대한 이해
 - Clock Domain Crossing, Low Power Design, Timing/Area Optimized Design, etc.
• Testbench development and debugging skill
• Script Language (Python or Tcl, etc.)

우대사항

• 직무 관련 Knowledge 보유자 우대
- On-chip Bus Protocol: AMBA- AXI, APB, AHB
- DDR SDRAM, DDR PHY Interface (DFI), DDR PHY
- C/C++ Programming
• 직무 관련 Tool 경험자 우대
- UVM, Design Compiler, Prime Time, Lint/CDC Checker
• ISO 26262 관련 경험자 우대
• Gem5 Tool 사용 및 Benchmark 운영 관련 경험자 우대
• 취업 보호 대상자 (보훈, 장애 등)는 관련 법령에 의거하여 우대

마감일 및 근무지

• 마감일 : ~2025-02-02
• 근무지
- 서울 강남구 역삼로 114, 13층

[채용 절차]
• 서류 접수 > 1차 직무 인터뷰 > 2차 리더십 인터뷰 > 최종 합격

[지원 서류]
• 이력서 1부 (자유 양식)