HW Engineer (전문연구요원)

사용 기술

FPGA ASIC C++ C Python Verilog HW

주요업무

[함께 하게 될 업무]
• Video codec standard 또는 Video 입출력과 관련된 Spec and Algorithm을 이해하여, 경쟁력 있는 하드웨어 IP 구조를 고안하고, 설계, 검증하는 업무를 합니다.
• 설계 및 검증의 결과물은 HW Architecture document,Verified RTL code, Testbench, Performance/Power/Bandwidth/Synthesis Report 등 입니다.

[Architecture]
• Macro Architecture : Video HW system 전반적인 요구 조건(Performance, AXI Latency Tolerance, Bandwidth, Access Pattern, Area, Schedule) 등을 이해하고 sub-module 간 pipeline 과 전체 control flow를 고안하며, top level 검증 시나리오 작성 등의 업무를 포함 합니다.
• Micro Architecture : Sub-block 의 function 및 Performance 등의 동작 요구 조건을 고려해서 Control Flow, Data Flow, Internal Memory Access, External Memory Access, Testbench 구조 등을 구체적으로 고안합니다.

[Implementation and Verification]
• 합의된 Architecture 와 테스트 시나리오에 대해서 RTL module, Testbench, Required script 등을 작성하고 원하는 기능 동작을 하게 만듭니다.
• Performance/Area/Synthesis Timing이 target을 만족하도록 만듭니다.

자격요건

• 디지털 로직 설계에 대한 탄탄한 기초가 필수적입니다.
- 원하는 기능의 HW module/Testbench/script를 Verilog / SystemVerilog / Python 으로 구현하고 디버깅할 수 있는 능력이 필요합니다.
- 간단한 C code를 이해하고 필요에 맞게 수정할 수 있어야 합니다.
- ASIC/SOC/FPGA 의 설계 개발 Flow 및 Tool Chain, AMBA Protocol 에 대한 기본 지식과 경험이 필요합니다.
- 설계, 검증 관련 경험이 부족하더라도 적극적으로 배우려는 자세를 가진 분을 선호합니다.
• 협업에 어려움이 없어야 합니다.
- 대부분의 업무가 같은 팀(HW Architect, HW Designer) 혹은 다른 팀 동료(Algorithm Expert, Verification Expert)와 협업을 통해 진행하기 때문에 능숙한 커뮤니케이션 능력이 있는 분을 선호합니다.
- 미숙한 부분이 있더라도 기꺼이 노력하는 자세, 즐겁게 co-work 하는 자세를 가진 분을 선호합니다.

우대사항

• Video Codec Standard 에 대한 이해가 있는 분을 우대합니다.
• Codec에 대한 이해가 없더라도 Video Format 혹은 Video Data 의 특성에 대한 기본적인 지식을 우대합니다.

마감일 및 근무지

• 마감일 : ~2024-12-05
• 근무지
- 서울시 강남구 테헤란로 509(삼성동,NC타워) 7~8F

코딩TEST 및 1차 인터뷰 ＞ 최종합격
*상황에 따라 변경될 수 있습니다.